Verilog HDL 응용 설계
- 금오공과대학교
- 이용환
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주제분야
- 공학 >전기ㆍ전자 >전자공학
- 강의학기 2018년 1학기
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강의내용 및 목표
Verilog HDL(Hardware Description Language)은 디지털 회로 설계를 위해 산업계에서 폭넓게 사용되는 하드웨어 설계언어 이다. 본 교재에서는 HDL을 이용한 디지털 회로설계에 관한 기초지식을 강의하며, HDL의 기본 문법 및 디지털 회로의 모델링 기법과 함께 회로합성, 시뮬레이션을 위한 CAD tool의 사용법을 익힌다. 여러가지 응용회로들을 HDL로 설계한 후 그 기능을 확인하는 과정을 실습하여 실무에 적용할 수 있는 응용능력을 배양한다.
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- 주차/시간15주 / 총 10시간 57분(동영상)