더보기-
1.
-
-
Simulation tool 을 이용한 Verilog HDL 맛보기 코딩을 무작정 따라해 봅시다. HDL 을 이용한 회로 설계의 흐름을 이해하는데 도움이 될 것 입니다.
-
2.
Verilog HDL 로 논리회로를 만드는 일을 modeling 한다고 합니다. Model 의 첫번째 작업은 module 을 만드는 것입니다. module 에 대하여 알아 봅시다.
-
큰 회로를 HDL 로 표현할 때, 작은 부분(module)으로 나누어 표현하고 이들을 연결하는 방법을 사용합니다. Module 연결은 port 를 통해서 이루어집니다.
-
회로를 설계할 때 실제 물리적으로 발생하는 현상에 집중하는 것이 좋기만 한 것은 아닙니다. 때로는 사람의 머리 속에 있는 논리적인 내용을, 물리적인 구현은 배제하고, 표현하고 싶을 때가 있습니다. 이를 도와 주는 도구 중 하나가 자료형입니다
-
3.
Multi-bit 를 가지는 net 혹은 reg 를 vector로, multi-element를 가지는 net 혹은 variable 을 array로 구분합니다. 이에 대하여 알아봅시다.
-
-
Verilog 에서 상수를 표현할 때 Parameter 를 사용합니다. 또한 디지털하드웨어에서 숫자 등을 표현할 때 사용하는 2진수를 진법, 자릿수 제한, 그리고 부호가 주어졌을 때 읽어 내는 방법을 알아봅니다.
-
4.
-
-
-
-
5.
-
-
-
-
6.
-
-
-
7.
Behavior-Level Modeling(절차형 할당 등)
디지털논리회로를 행위 수준 (Behavior-Level)에서 Modeling 할 수 있습니다. 이 경우 절차형 할당이 사용됩니다. 이러한 절차형 할당은 initial, always, task, function 문에서 사용 가능합니다
-
Verilog HDL에서는 하드웨어의 동작, 특히 시간 지연을 표현하는 방법을 제공합니다. 각 표현 방식마다 시간 지연을 표시하는 방법이 다릅니다
-
Behavioral modeling(개요, 절차형 blocking 할당)
행위/동작 (Behavioral) modeling에 대하여 알아봅시다. 특히 절차형 blocking 할당이 중요합니다.
-
Behavioral modeling(절차형 nonblocking 할당, 절차형 연속 할당)
행위/동작 (Behaviora)l modeling에서 하드웨어의 특성을 표현할 수 있는 절차형 nonblocking 할당(동시동작), 절차형 연속 할당(driver)에 대해 알아봅시다
-
9.
-
-
실행 흐름 제어(flow control) : looping
행위/동작 modeling 을 위한 실행 흐름 제어(flow control) : looping 에 대하여 알아봅시다
-
절차문의 시간 제어 (regular timing control)
행위/동작 modeling 을 위한 절차문에서 시간과 관련된 동작을 표현하는 방법 (regular timing control)에 대하여 알아봅시다
-
절차문의 시간 제어(절차형 할당문의 intra 시간 제어)
행위/동작 modeling 을 위한 절차문에서 시간과 관련된 동작을 표현하는 방법(절차형 할당문의 intra 시간 제어)에 대하여 알아봅시다
-
10.
행위/동작 modeling 에 사용되는 절차문에는 block 이라는 묶음이 존재합니다. 그리고 block 은 이에 속한 절차문들의 시간속성을 결정 짓습니다.
-
-
Verilog HDL은 디지털 하드웨어를 문자로 표현하는 것이어서 compiler 가 존재합니다. 이 compliler 에 명령을 내릴 수 있는 Compiler directive 에 대하여 몇 가지 알아봅시다.
-
-
11.
-
계층적 경로 이름(Hierarchical path name)
Verilog HDL에서는 문자로 표현된 디지털하드웨어의 구성 요소를 참조할 때 계층적 경로 이름(Hierarchical path name)을 사용할 수 있습니다. 계층적 경로 이름에 대하여 알아봅시다.
-
12.
-
-
-
-
13.
-
-
-
-
14.
-
-
