1. | ![]() |
강의소개 | 강의소개 | ![]() |
2. | ![]() |
Verilog HDL 개요-(1) | Verilog HDL 소개, 시스템 IC 설계과정 | ![]() |
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01-Verilog HDL 개요(1) | ![]() ![]() |
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3. | ![]() |
Verilog HDL 개요-(2) | Verilog HDL 개요, Verilog 모듈, 모델링 예 | ![]() |
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02-Verilog HDL 개요(2) | ![]() ![]() |
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4. | ![]() |
Verilog HDL 개요-(3) | 테스트벤치, Verilog HDL 어휘 규칙 | ![]() |
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03-Verilog HDL 개요(3) | ![]() ![]() |
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5. | ![]() |
Verilog HDL 자료형 | net 자료형, variable 자료형, 벡터와 배열, 파라미터 | ![]() |
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04-Verilog HDL의 자료형 | ![]() ![]() |
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6. | ![]() |
Verilog HDL 연산자 | Verilog HDL 연산자 (산술, 관계, 등가, 논리, 비트, 축약 등) | ![]() |
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05-Verilog HDL의 연산자 | ![]() ![]() |
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7. | ![]() |
게이트수준 모델링-(1) | 게이트 프리미티브 | ![]() |
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06-게이트수준 모델링(1) | ![]() ![]() |
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게이트수준 모델링-(2) | 3상태 버퍼 게이트, 게이트 인스턴스 배열, 게이트 지연 | ![]() |
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07-게이트수준 모델링(2) | ![]() ![]() |
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8. | ![]() |
연속할당문 | 연속 할당문, 절차형 할당문 | ![]() |
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08-연속할당문 | ![]() ![]() |
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9. | ![]() |
행위수준 모델링 | always 구문, initial 구문 | ![]() |
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09-행위수준 모델링 | ![]() ![]() |
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10. | ![]() |
절차형 할당문 | Blocking 할당문, nonblocking 할당문 | ![]() |
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10-절차형 할당문 | ![]() ![]() |
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if 조건문 | if 조건문 | ![]() |
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11-if 조건문 | ![]() ![]() |
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case 문 | case 문, casex 문, casez 문 | ![]() |
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12-case 문 | ![]() ![]() |
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11. | ![]() |
반복문 | for 문, while 문, repeat 문, forever 문 | ![]() |
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13-반복문 | ![]() ![]() |
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11. | ![]() |
구조적 모델링-(1) | 모듈 포트 선언 및 모듈 인스턴스 | ![]() |
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14-구조적 모델링(1) | ![]() ![]() |
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12. | ![]() |
구조적 모델링-(2) | 모듈 파라미터 | ![]() |
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15-구조적 모델링(2) | ![]() ![]() |
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구조적 모델링-(3) | 반복 생성문, 조건 생성문, case 생성문 | ![]() |
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16-구조적 모델링(3) | ![]() ![]() |
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13. | ![]() |
조합회로 모델링-(1) | 기본 논리게이트의 HDL 모델링 | ![]() |
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17-조합회로 모델링(1) | ![]() ![]() |
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14. | ![]() |
조합회로 모델링-(2) | 부울함수, 진리표, 멀티플렉서의 HDL 모델링 | ![]() |
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18-조합회로 모델링(2) | ![]() ![]() |
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15. | ![]() |
순차회로 모델링-(1) | 래치 회로의 HDL 모델링, blocking과 nonblocking 할당문의 차이 | ![]() |
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19-순차회로 모델링(1) | ![]() ![]() |
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16. | ![]() |
순차회로 모델링-(2) | 플립플롭 회로의 HDL모델링, blocking과 nonblocking 할당문의 차이 | ![]() |
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20-순차회로 모델링(2) | ![]() ![]() |
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17. | ![]() |
순차회로 모델링-(3) | 시프트 레지스터, 계수기의 HDL 모델링 | ![]() |
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21-순차회로 모델링(3) | ![]() ![]() |
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18. | ![]() |
FPGA 실습장비 소개 | FPGA 실습장비 구성, Xilinx FPGA 디바이스 구조, 부품들의 핀 할당 테이블 | ![]() |
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22-FPGA 실습장비 소개 | ![]() ![]() |
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19. | ![]() |
Vivado Design Suite 소개 | Vivado Design Suite 및 IDE 화면구성 소개 | ![]() |
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23-Vivado Design Suite 소개 | ![]() ![]() |
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20. | ![]() |
Vivado project 생성 | Vivado 프로젝트 생성 과정 | ![]() |
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24-Vivado Project 생성 | ![]() ![]() |
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21. | ![]() |
Vivado 설계 입력 | 소스 파일 생성 및 추가 과정 | ![]() |
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25-Vivado 설계 입력 | ![]() ![]() |
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Vivado RTL 시뮬레이션 | RTL 시뮬레이션 및 결과 확인 과정 | ![]() |
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26-Vivado RTL 시뮬레이션 | ![]() ![]() |
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22. | ![]() |
Vivado 설계 합성 | 타이밍 constraint 설정 및 설계 합성 과정 | ![]() |
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27-Vivado 설계 합성 | ![]() ![]() |
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23. | ![]() |
Vivado 설계 구현 | 디바이스 핀 할당 및 설계 구현 과정 | ![]() |
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28-Vivado 설계 구현 | ![]() ![]() |
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24. | ![]() |
FPGA 디바이스 프로그래밍 | FPGA 디바이스 및 플래시 메모리 프로그래밍 과정 | ![]() |
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29-FPGA 디바이스 프로그래밍 | ![]() ![]() |
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25. | ![]() |
Vivado 설계 실습-(1) | Vivado를 이용한 전체 설계과정 예 | ![]() |
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Vivado 설계 실습-(2) | Vivado를 이용한 전체 설계과정 예 | ![]() |
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30-Vivado 설계 실습 | ![]() ![]() |